先进算力的缺口在工具，不在多喊建厂

Dwarkesh Patel 在英特尔的工厂里待了两天，再谈怎么造最先进的芯片。工艺开发负责人 Chris Auth 管的是眼下正在导入制造的全部工艺。后面对良率会议、研究实验室、先进封装和产能，节目分别接上 Kevin Fischer、Jack Kavalieros、Tyler Osborn 和 CTO Pushkar Ranade。这四个人的职务以本期口述为准。片中三段赞助口播不纳入正文。

片头把这波 AI 需求说成：高出晶圆厂最大产能大约 40% 到 50%，以前没见过。进步靠算力指数往上走。晶圆厂要造更多领先芯片，也要让每一颗做得更多。卡住的是他们向上游买的工具，最有名的是 ASML 的 EUV。没有设备，这里就造不出芯片。这个百分比是片头口述，后文没有人再核一遍。

原始来源：What will computer chips look like in 2045?。中文深度整理，非逐字翻译。本文依据 YouTube 人工英文字幕。节点年份、百分比、资本开支和设备台数都是节目口述，未另核财报或厂商公告。

需求已经高出满产，工具一年就那么多台

Ranade 把 EUV 说成限制因素。主持人说，这台工具 ASML 一年生产不到 100 台，到这个十年结束也不打算显著超过 100，还要分给英特尔、台积电，以及正在放量的存储厂，他点了 SK 海力士。Ranade 同意这是限制，并补了一句：EUV 不是唯一的瓶颈，只是比别的工具更紧。几乎所有设备都在短缺。一条工艺一旦锁死，比如他说现在已经成熟的 18A，就要某一台特定的工具，不能换成另一家的同类设备。供应商就被锁成一个。

14A 怎么留余地。他的做法，也是业界一般的做法，是节点之间尽量通用。从 18A 到 14A，他说也许 80% 的工具集可以复用。14A 几何更密，仍要一些独有的新能力。

钱无限，晶圆能不能再翻十倍。在已有这批工具的占地里把产出拉到最大，他认为是增量，因为今天的工艺良率已经相当高，再多 1% 极其难。世界上的工具够不够让领先制程的晶圆变成 10 倍。他说不是 10 倍，大概可以到 2 倍。主持人说 AI 行业十年来算力一年 3 倍。Ranade 的回答是：整条供应链，从设备、到设备的供应商、到再下一层，不一起多造，产出就上不去。

价值怎么分，主持人做了一道口算：英特尔账上几十亿美元的资本开支，摊到很多年，造出的逻辑够让模型公司一年做出他说的 1000 亿美元收入。栈上还有存储和别的玩家。Ranade 没有核这道算术。他接的是结构：三十到四十年前，也许更早，行业是纵向一体的；后来变成很横的，代工、设备、设备的供应商分开。今天每家超大规模云都在设计自己的芯片，规模大到有的模型公司一家就能吃下一整座厂，或好几座厂的硅，也有资本把厂的钱出了。于是又从横向走回一种假的纵向：不是一家公司从头做到尾，而是事实上捆在一起。

规模经济在这门生意里最纯，因为固定成本高到离谱。一座厂建完，成本结构里大约 80% 是固定的。利用率每多一个百分点，收入多出来的远不止线性。良率也一样。他举例：今天良率 60%，工艺改完变成 65% 或 70%，同样的占地，产出多出来的不是那五个或十个百分点本身。先进节点还剩下三家代工，就是这个原因。主持人说四十年前大约有 20 家，后来一家家停产。Ranade 没有逐家点名。

追上台积电，他拆成两截。规模上，对方今天的晶圆量大得多，也比三星大，追上是渐进的。主持人说领先制程出货量台积电是英特尔的 3 倍往上。这是问题里的倍数。技术上，Ranade 认为已经在那里：性能、功耗或面积密度也许差几个百分点。差一整代或两代，裸片产出、面积、功耗才有实质差别。差几个百分点，是在分头发。应用要的向量不一样。准时，以及良率高到撑得起又大又快的放量，比追回那几个百分点更重要。

主持人引用 SemiAnalysis：晶体管密度上，2028 年出来的 14A 大概相当于 N2。Ranade 说他会争这组对标。要紧的是落在正确的量级里，并且可预期。14A 或 18A 也不是一种晶体管。有低漏电的，有高性能、大驱动电流的，有高密度 SRAM 和高性能 SRAM，还有模拟和射频。竞争力是这些加在一起。

资本开支的对照也是主持人给的：台积电今年大约 500 亿美元，英特尔大约 200 亿美元。Ranade 说这个比较不太公平。今天台积电基本上在给所有人代工，英特尔很大程度上还在给自己代工。变成给别人代工之后，资本开支也会涨。英特尔 1960 年代末从 DRAM 做起，后来卖掉 DRAM；几年前又卖掉闪存业务。事后看，不是卖掉闪存的最聪明时刻。当时有当时的理由，没有人看见今天这种需求。他认为眼下存储的供应更紧，紧过计算。

主持人把预测收成一句，问他认不认：边际产出在大约 12 个月的尺度上可以涨得很快，但到这个十年结束，增量极其有限；明年可能高于人们的预测，2030 年不会显著高于人们的预测，除非整条供应链很快放量。Ranade 的时间账是：已经在 2026 年年中，到十年结束没剩下多少年。今天下一张巨大的工具订单，交货看 18 个月，就已经进了 2028。从那以后还要盖新的厂房壳体，基本看到这个十年的末尾。

埃隆公开说过想造一座厂。节目里的说法是：要么把字幕听成 Terafab 的那座厂建起来，要么就没有芯片；所以要建。Ranade 说思路相同。埃隆看见计算和存储的硅需求大到自己的业务都需要很多，曾想全部自己做。造车和造晶圆不是同一件事。英特尔想的是一起做，帮他把厂拉起来。主持人担心工具瓶颈下，世界里的硅总量并不增加，只是新厂把供给锁给自己。Ranade 说不只有工具。厂还要大量的电、水、耗材。这些有的比工具好放大。干净室的原始面积同样不够，也得多。

厂的成本，他把过去 20、30、40 年画出来，大约每 4 到 5 年翻一倍。厂里最贵的模块是光刻，翻倍比这个还快。今天一台 High-NA EUV 扫描机加上配套，大约 4 亿美元。线若照画，四年后光刻要到大约 8 亿美元。他说这说不通。这门生意把几百亿美元放进去，极不愿冒险，做法沿用几十年，新来的工程师被教成「厂就是这样运转的」。他举一个没有在位者会做的实验：研究厂里让人吃汉堡、抽雪茄，看良率怎样。停产一天值多少钱，他说自己不知道。洁净室以后若能不建，能省下的钱很大，挡住人的是对未知的怕。他因此觉得有时该从一张白纸重想，芯片设计也一样：很多 CPU 的做法大概在 30 年前锁死了。设计上冒险的余地也许大一些，制造上小一些。以今天的经济账，这个问题值得问。

主持人收尾时建议：瓶颈最终在上游工具，就该现在尽量多承诺、多买工具，像英伟达那样把供应锁住。英伟达那些承诺的规模是主持人的转述，Ranade 没有核。Ranade 承认这是个有效的问题。若一年前知道今天知道的事，当时就会多投。按现在知道的，他认为会投得更多。

一个节点塞太多新东西，工期会先破

14A 已经开发了三年多，前置工作做了不少。眼下接近把工艺定下来，把将来用来生产的工具集定下来，再把每一步微调。工厂里大约 2000 道步骤。每一步都要细到能进制造、一周跑几千片晶圆、每一次都可重复。

良率怎么一个月一个月往上走。缺陷有两条路认出来。一条是在线量测，工具看着晶圆说这里有缺陷。一条是线尾，电学测试，或分选之后看失效在哪。然后做分析，做截面。主持人前一天在透射电镜实验室看过截面。截面能说缺陷在哪两层之间，于是来自流程的哪一段；那一段的在线量测若也看见了缺陷，就去打那一批。

一个节点里不要放太多创新。创新越多，越复杂。做出来做得到，但客户要的是工期。工期可预期，是关键的一块。放多少创新进去，要刚好能在客户要的时间里满足要求。

10 纳米是他自己拿来的教训，年份是主持人复述的：原定 2016 年上市，2018 年才开始制造；上一组产品几乎滑了四年。当时的新闻画面里，英特尔股价四个多月里最差的一天，跌超过 15%，台积电因英特尔的坏消息涨 13%。这些是主持人的叙述。Auth 承认目标很激进，当时叫超缩放，比历史上快得多。工具还没准备好，于是想出一大堆不靠新工具也能达到目标的办法。负担落在工艺上，也落在工程师身上。10 纳米后来良率、性能、成本都是世界级的，只是比他们希望的久。以后的节点，创新量要限住，好让工期站住。

该留给下一版的，他认为最大的一件是 EUV。定义 10 纳米时的结论是 EUV 还没准备好。EUV 用波长 13.5 纳米的光印图形，大约是先前工具的 14 分之一。波长越短，一次曝光能印的特征越细。主持人说，台积电 2019 年把 EUV 放进量产，2020 年在 5 纳米上进一步拉起来；英特尔第一代用上 EUV 的工艺到 2023 年才进产品，台积电多了大约四年经验。这些年份是主持人的叙述。Auth 没有在这段里改口。

10 纳米之后，他们定了一套成熟度指标，放进叫 phase gate 的流程。从寻路进开发，良率、缺陷、性能都要碰到线。碰不到的，进下一个技术，不塞进这一节点。留在工期上，是其中一件关键的事。

全包围用了几十年，2045 年看的是往上叠

晶体管从 1960 年演示的平面 MOS 走来，历史是从二维进三维。它是开关。源漏靠得太近之后，该关的时候仍会漏电。修法是让栅从更多的面接住沟道。平面管只从上面接。FinFET 把沟道挤成直立的硅鳍，栅从三面接。全环绕栅再把底面也包住，沟道被切成薄带。薄带先夹在占位材料里。真栅熬不过后面大约 1000 摄氏度的烘，所以热步骤做完才换上高介电常数绝缘层和栅金属。这些步骤是主持人的讲解。

时间差也是主持人给的。FinFET 1989 年在实验室演示，2011 年在英特尔量产。全环绕栅 1988 年就演示过，三星到 2022 年才开始生产。两个想法差不多同时出来，量产相差大约十年。Auth 说，1990 年代他们就知道全环绕栅，也知道量产会有这些麻烦。同时还有高介电常数金属栅、应变硅、FinFET。能推性能的先做。那些做完，才轮到全环绕栅。高介电常数金属栅怎么和全环绕栅放在一起，这件创新本身花时间。有时要新材料，有时要新工具：一种气体、一种加热卡盘。要跑出来，假设错了再换结构。

研发的性质因此变了。1980、1990 年代是登纳德缩放和光刻，管子更小、更快、更可靠，节拍可预期。2000 年代开始，只缩小不够。他叫这之后是创新的黄金年代：应变硅、高介电常数金属栅、FinFET、全环绕栅、背面供电。材料种类相对 1990 年代大概多了 10 倍。有原子层沉积，一层一层原子地控。以前的原则是尽量什么都别改。现在是拿大锤把流程拆开，再想新的。

技术树能偏多远。晶体管和全环绕栅走到这个结构，他觉得有点不可避免，1990 年代已经在谈。背面供电比较出格：把整片硅衬底揭掉，在背面走线，1990 年代看来也离谱。铜线在粗线里最好。最紧的间距上，换掉铜是不可避免的。更大的线，铜就在它该在的地方。

全环绕栅加上背面供电之后，管子像浮在互连里。于是可以想：管子、互连、再一层管子、再一层互连。存储器已经在做。NAND 已经是三维的。DRAM 在谈，他认为不可避免也会去。有人说未来五年做不到就不做。他把时间拉到 10 年、20 年。主持人问 2045 年能不能做。Auth 说，看得到相当奇异的结构。人通常被接下来四年里看得见的东西限住。缩放往前看，能见度大约四年。到了那四年，又觉得再过四年还有事可做。一谈十年，就很难说会是什么。

叠的若是管子本身，就是 CFET，互补场效应管。电路几乎都由 n 型和 p 型配对。今天并排放。下一步是上下叠，原则上同样面积里管子数量翻倍。每多一层，步骤、成本和热都上去。逻辑比存储器吃电，所以不能像做 HBM 的 DRAM 堆、或三维 NAND 那样去堆逻辑。限制有三件，二十年前往前的文章里就有：开关有多快，做这次开关要多少电，热怎么散。三维器件上，热特别是问题。系统级的分析和仿真还在婴儿期，因为才刚开始看。问题会限制算力，也可以被工作解开。工程时间和实验晶圆都有限。几千个问题里资源往哪放，本身就是把一个节点做起来最难的部分之一。

High-NA 对英特尔值，是因为电从背面走

14A 用上一种新光刻机：High-NA EUV。光还是极紫外，改的是光学。数值孔径量的是反射镜能把多宽的一束光汇到晶圆上。标准 EUV 的数值孔径是 0.33，High-NA 放到 0.55，单次能印的特征大约小 1.7 倍。特征比机器一次能印的更小，就要把图形拆成两次、三次甚至四次曝光。机器一台大约 2 亿美元，多一次曝光就多占时间，也多一次缺陷的机会。High-NA 大约贵一倍，少掉的是曝光次数。值不值，看省下的时间和少掉的缺陷。这些数是主持人的讲解。

台积电说过，对他们这台机器经济上还不成立。Auth 说，同一套工具，两家工艺架构不同，结论就不同。英特尔用背面供电，正面的间距要求松开一些，可以用 High-NA 直接印。台积电没有背面供电，间距更紧，High-NA 印不了，还是得用 EUV 双重曝光。对他们帮助不大，对英特尔帮助大。14A 上这是一个选项，跟客户一个一个谈。它有价值，也增加复杂度。

背面供电本身：电源线要粗，信号线要细，还得隔开，免得信号互相干扰。以前两种线都挤在管子上面。英特尔最新的工艺把电源线挪到晶圆背面、管子下面，上面的信号线就不必排那么紧。没有背面供电，线紧到即使用 High-NA 也要多次曝光。有了背面供电，一次 High-NA 就够。这是主持人的讲解，和 Auth 的结论接在一起。

对外代工之后，客户按工艺设计套件来做，也就是 PDK：这套工艺能造什么，规则是什么。High-NA 今天已经是 PDK 里的一个选项，仍按客户决定走不走。

18A 的 PDK，主持人转述过公开报道：有延迟，有的说明不能用，外人用这家代工造芯片很困难。Auth 没有逐条确认那些报道。他讲的是学习曲线。竞争对手也走过。英特尔几十年是集成器件厂，对产品团队出示晶体管数据，来回共享，没有正式的 PDK。18A 是新流程，一开始没有 PDK。客户对质量和成熟度、对里面该有什么信息，给了很多反馈。他们把这些收进去。14A 从一开始就有，而且是高质量的 PDK。PDK 也有成熟度：0.5、0.9、1.0。客户反馈持续进质量里。

良率会议赌的是不完整的数据

Fischer 在他称为 Hot Topics 的会上，决定 18A 和 18A-P 哪些实验继续、要什么数据、怎么更快。平均的工程师看不见这件事怎么打到公司的底线、怎么打到客户。他们有自己要采的一套标准。要的东西被拒绝，人就停了。这行里永远不会有完整数据集。想等完整，就已经晚了。会上他做的，常常是这笔决定承担多少风险。现在就上，等于拿产线去冒险，冒险的是收入。他把紧迫感说成：每一天都算数。

当天的一个例子是外延结节。外延是在已有材料上长新材料，气体流过加热的晶圆，原子按下面的晶体往上排。这一步用来在栅的两侧长出源极和漏极的小晶体。沉积时会出现长得极快的异常，他比成肿瘤。一处外延会和错误的另一处短路，管子不工作。修有两条，并行做：一种特殊清洗，结节长出来再除掉；另一种是找到结节的来源，从源头去掉。哪条更容易，事先看不出。先碰到的往往不是预料中的那条。一旦被认成这项技术的首要问题，Hot Topics 就把资源对齐到那些工程团队上。

实验晶圆可以插队。工厂里有分级的 hot box。等级越高，走得越快。最高的 HotBox 1 在每台工具上都优先，但是拖累整座厂。厂的人讨厌打这张牌，因为为了快，工具会被用得很没效率。他比成高速公路划出一条共乘车道，别人都躲开，只让这一批实验冲下去。

研究实验室里，Kavalieros 谈的是还进不了节点的想法。互连是管子上面十几层铜线。铜线变细之后要衬层才能填进去、才能粘住、才能接到下面的铜。衬层以前可以占掉整条导电通路的很大一部分，后来做薄，铜又有竞争力。钌的电阻率更高，但能被刻蚀，于是可以不要那层衬。把衬的电阻拿掉之后，在大约 20 纳米间距上，钌的导电反过来更好。间距的一半是金属线，一半是隔开它们的介质。10 纳米那时，钴是当时的领先选项，结果更强。外部材料和工具后来把铜又带回来。每一代都评好几个选项。靠近要交货的时间窗，必须做决定。当时领先的是钴，现在又是铜，以后也许是钌。

CFET 的评估在进行，不只他们，竞争对手和外部实验室都在看。叠起来，是把越压越紧的管子在另一维上松开。叠并不等于连好了。以前在顶上或背面的连接，现在要在管子之间垂直走。沟槽的深宽比越来越大，填充会留下气孔。刻蚀是大头，填什么同样是。实验室里先做短循环的载具。正常制造走完几千步要一个月或更久。短循环先做二极管、电容这种管子的零件，再拼成管子。CFET 不必一上来就四条带叠四条带。先做一条 NMOS 对一条 PMOS，深宽比还对付得了，已经能看叠放和互连。特征尺寸有的已经和将来一样小。二维材料、一层原子厚的薄膜，可以在这间实验室里沉积，量导电、接触、以及管子要做的那种调制。极紫外或电子束能印很小的图形。

为什么实验室里有能工作的简化版，电话里还要再等大约十年。材料和架构不一样。材料要先解决沉积、刻蚀、去掉、和上下层合不合。架构看起来只是把并排的纳米带叠起来。叠这一下，刻蚀、沉积、清洗的深宽比都上去，技术可以就是还没准备好。简化版未必已经胜过并排。要加到两条带，放进对的金属和介质，才能把性能抽到最大。上千步必须以一种很特别的方式同时成立，性能才配得上、或超过前一代。

想法死在哪。有时第一批实验只能沉积、能看、能量，一做接触就粘不住。后续步骤的气体会透进去改性质，因为覆盖层不气密。找不到气密的封法，就是死路。

芯片之间的连接，正在从边缘走到整面

管子还在实验室里叠。整颗芯片的堆叠已经在产线上，解决的是芯片之间怎么说话。主持人用 Blackwell 说明：两颗很大的处理器，旁边八叠高带宽内存。AI 里常常是这段交通的速度，而不是原始计算，限制工作什么时候做完。芯片肩并肩，只从对着的边通信。宽和长翻倍，面积四倍，边长只两倍。管子更密之后，算得动的增长快过搬得动数据的增长。

封装先是肩并肩拉线，再加一块大家一起坐上去的硅中介层，常叫 2.5D。再密是直接键合。早期的焊球又大、电阻又高。混合键合去掉焊球，把两边的信号铜对准、压紧、加热，让铜自己把缝桥上，绝缘表面也粘住。它现在才进量产，是因为对准和缺陷磨了很久。这是这行投得最猛的技术之一。

Osborn 在先进封装技术开发组做总监。主持人说的芯对芯，他们内部通常叫晶圆对晶圆：一整片对一整片。这在 CMOS 图像传感器里很流行，几乎占主导，存储堆叠也在看。难点是上下必须严丝合缝，一比一的尺寸，还得左右手配对。分选后的好管芯若不能正好对着，好的会键到坏的上，这一步的损失就是这么来的。芯对晶圆可以先测、只拿已知的好管芯，键到已知好的位置上。两种都会做，看客户和架构。逻辑对逻辑，芯对晶圆很说得通。

间距还能走多远。十五年前，第一级互连大约 130 到 150 微米。今天量产里，Foveros 做到 25 微米。他们这里在做 10 微米以下。今年 5 月的 IEEE ECTC 上有论文，给出 0.45 微米间距混合键合器件的可靠性数据。他又是一个数量级。晶圆内部、封装下面的那几层后端，通常大约 1 微米到 0.5 微米。封装若推进到 0.5 微米或更小，就可以把管芯顶上的层拿掉，让硅里更低的一层去接另一颗里更低的一层。两边都减少互连层，两层管子之间的 IR 压降更小。

AI 之外，混合键合的好处他放在两处。一处仍是密度，比如 CPU 和 GPU 之间。另一处是功耗。互连更细，每个比特的能量能降到皮焦这一档，同样的电性能，功耗和热都更低。客户端设备上已有公司在看。

近端能多造多少，被光刻机和已经锁死的工具名单卡住。远端的芯片长什么样，Auth 愿意把时间放到 2045，看到管子和互连一层层往上长。中间这十几年，是成熟度指标、不完整的数据和上游一年能交出来的台数，一起决定哪一件进得了下一节点。